博通發(fā)布3.5D XDSiP芯片封裝：6000平方毫米龐然巨物

2024-12-10 08:36:16來(lái)源：快科技閱讀量：17047 評(píng)論

導(dǎo)讀：博通發(fā)布了全新打造的3.5D XDSiP封裝平臺(tái)，專(zhuān)門(mén)面向超高性能的AI、HPC處理器，最高支持6000平方毫米的芯片面積。

　　12月8日消息，博通發(fā)布了全新打造的3.5D XDSiP封裝平臺(tái)，專(zhuān)門(mén)面向超高性能的AI、HPC處理器，最高支持6000平方毫米的芯片面積。

　　這相當(dāng)于大約八顆NVIDIA Blackwell架構(gòu)的下一代旗艦芯片GB202，后者面積為744平方毫米。

　　博通3.5D XDSiP使用了臺(tái)積電的CoWoS-L封裝技術(shù)，融合2.5D集成、3D封裝，所以叫3.5D。

　　它可以將3D堆棧芯片、網(wǎng)絡(luò)與I/O芯粒、HBM內(nèi)存整合在一起，構(gòu)成系統(tǒng)級(jí)封裝(SiP)，最大中介層面積4719平方毫米，大約相當(dāng)于光罩面積的5.5倍，還可以封裝最多12顆HBM3或者HBM4高帶寬內(nèi)存芯片。

　　為了達(dá)成最高性能，博通建議分別設(shè)計(jì)不同的計(jì)算芯粒，然后采用F2F面對(duì)面的方法，借助混合銅鍵合(HCB)，將不同的芯粒堆疊在一起。

　　其中的關(guān)鍵在于使用無(wú)凸起HCB將上層Die與底層Die堆疊在一起，不再需要TSV硅通孔。

　　這么做的好處非常多：信號(hào)連接數(shù)量增加大約7倍，信號(hào)走線更短，互連功耗降低最多90%，最大化降低延遲，堆疊更加靈活。

　　博通計(jì)劃利用3.5D XDSiP封裝為Google、Meta、OpenAI等設(shè)計(jì)定制化的AI/HPC處理器、ASIC芯片，并提供豐富的IP，包括HBM PHY、PCIe、GbE甚至是全套芯粒方案、硅光子技術(shù)。

　　這樣一來(lái)，客戶可以專(zhuān)心設(shè)計(jì)其處理器的最核心部分，即處理單元架構(gòu)，無(wú)需考慮外圍IP和封裝。

　　博通預(yù)計(jì)首款產(chǎn)品將在2026年推出。

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